摘要

SMIC 的 N+3 是在 DUV 约束下实现的实质性密度跃升，但并不等同于采用 EUV 的先进制程。 Afzal 梳理了这一演进：2021 年的 N+1 大致相当于没有 SRAM 的 8 nm 节点；2 年后是 N+2，如今推进到 N+3，M0 缩小超过 15%，SRAM 可能缩小 10–20%。Andrew 的概括是：“一只手被绑在身后，也总能找到创新办法”，代价则是显而易见的良率和性能折损。
实物拆解发现了 Kirin 9030 的一处 NPU 变化，而基准测试和 Huawei 的披露此前都没有捕捉到。 Kirin 9020 使用 1 个 Lite Core 和 1 个 Tiny Core；9030 保留 Lite Core，同时新增第 2 个 Tiny Core。Afzal 说：“没人知道该怎么给 NPU 做基准测试。”Huawei 此前也没有介绍其 NPU，因此芯片版图成为新的证据。
Huawei 的设计应对，与 SMIC 的制程进展同等重要。 在受到限制之前，Huawei 曾与 Apple 大致同期基于 TSMC N5 开发；转向 Afzal 直言“说实话差得多”的 SMIC 制程节点后，公司被迫进一步提升架构效率和晶体管效率。他最醒目的判断是：尽管老款 Kirin 9000 采用 TSMC N5，Kirin 9020 和 9030 仍然实现了改进。
STEEL 的护城河，在于从拿到芯片到产出可解读版图之间那条昂贵的证据链。 芯片拆解会消耗多个样品，并结合 X 光、机械抛光、化学处理、聚焦离子束铣削、SEM 和 TEM；后者要求样本薄到只有“数百个原子厚”。Andrew 认为，可信的拆解实验室必须拥有“开发先进技术时使用的完全相同的工具”。
制程节点标签掩盖了决定可用性能的电气参数和标准单元库选择。 更小的单元高度和栅极间距会提升晶体管密度，但也会推高电阻、电容和寄生效应；单元库随后在密度与驱动电流之间取舍，从 2-fin 高密度单元、3-fin 高性能单元，一直到 Afzal 所说 NVIDIA 为 A100 采用的 4-fin HPC 单元。缩小尺寸因此只是第一步。
背面供电、全环绕栅极晶体管和亚微米封装，让分析门槛随着制造门槛一同抬升。 熟悉的自上而下逐层去层方法可能让新结构失去支撑，导致“所有东西就这么散掉”；而光学成像、X 光、SEM 和 TEM 在尺度与视场之间留下了昂贵的“技术与能力无人区”。
Huawei 的“logic folding（逻辑折叠）”是检验封装能否替代进一步 DUV 缩放的最明确前瞻性测试。 这一已公布的方法将 2 颗芯片堆叠在一起，采用约 1.5 微米的混合键合；相比之下，AMD V-Cache 和 MI300 公布的混合键合间距为 6 微米，因此各层可以“像一块大的完整电路那样工作”。Afzal 强调，效率目前仍只是 Huawei 的说法，但这一策略可能避开 N+3 之后继续缩小带来的良率和成本痛点。

精读

1. STEEL 将被毁坏的硅片变成竞争情报

Andrew 的定义刻意保持字面意义：STEEL 把设备“从我们拿到的盒子一路拆到晶体管”，重建其材料、制程整合、电气设计、架构和版图，目标是展示竞争对手如何在“相同边界条件”下作出决策。
Afzal 将应用场景分成两类。竞争对手可以测量 NVIDIA 如何在计算、缓存、内存和 I/O 之间分配芯片面积；设计人员则可以在敲定自家芯片之前检查晶圆厂制程，并说：“这就是我们真正开始造自己的芯片时要达到的目标。”
样品来源决定经济性。消费电子设备容易获得，但每次拆解都可能消耗“多到相当离谱”的样品；昂贵的数据中心芯片则需要周密规划，并依据晶圆厂和设计披露形成预期，而不是进行破坏性的盲目试拆。

2. Kirin 9030 揭示了规格参数未能呈现的进步

Afzal 对制程的梳理从 2021 年的 SMIC N+1 开始：它大致相当于 8 nm 节点，但没有 SRAM，因此不适合大型手机芯片或 AI 加速器。2 年后推出 N+2；N+3 进一步将 M0 缩小超过 15%，上层金属层的变化则较小，SRAM 可能缩小 10–20%。
Kirin 芯片版图最具新意的发现，不是相对已被了解的 CPU 或 GPU，而是 NPU。Kirin 9020 包含 1 个 Lite Core 和 1 个 Tiny Core；9030 则显示为 1 个 Lite Core 和 2 个 Tiny Core——这是基准测试未能暴露、Huawei 也未曾描述的一项架构变化。Afzal 说，没人知道该怎么给 NPU 做基准测试。
Dylan 提了个值得保留的问题：公开这一发现，是否真的创造了独家知识？Afzal 承认，这“并不算特别私密”，因为只要能力足够，任何买家——包括中国的买家——都可以买到芯片并自行制作芯片版图；STEEL 的贡献，在于把证据公开并转化为可解读的信息。
Andrew 将 SMIC N+3 视为被迫适应的案例：在没有 EUV 的情况下，SMIC 推进激进的 DUV 缩放，过程类似 Intel 面对 10 nm 时的挑战。M0 和若干相关层看起来非常干净，但渐缩的金属轮廓、最终刻蚀停止层以及种子层选择，都暴露出其为良率和性能作出的让步。“他们找到了办法”，而且这些芯片已经实现商业销售。

3. 只有标准单元库控制住代价，密度提升才能留存

Afzal 将晶体管缩放归结为 2 个主要维度：单元高度和栅极间距。两者共同形成一个“矩形、网格状”的区域，在设计—技术协同优化（DTCO）加入更多密度之前，其中最多容纳 1 个 PMOS 和 1 个 NMOS 晶体管。
金属缩小并非没有代价：导体变窄后电阻上升，衬层在其中所占的相对比例也变大；电容和其他寄生效应则会压制性能。先进晶圆厂的补偿做得足够好，AMD 在 TSMC 5 nm 上的频率超过 5 GHz，Intel 7 则接近 6 GHz；Afzal 用这两个例子说明，仅看名义尺寸远远不够。
标准单元库体现了设计取舍。在 N7 和 N6 上，Apple 和 AMD 主要使用 2-fin 高密度单元；Qualcomm 的部分 Prime CPU 核心使用 3-fin 高性能单元；NVIDIA 的 A100 则采用专用的 4-fin HPC 单元，能够承载显著更高的电流。
出口限制让这一取舍对 Huawei 尤其关键。Afzal 表示，Huawei 原本与 Apple 同期基于 TSMC N5 开发，随后不得不转向“说实话差得多”的 SMIC 制程。公司的应对，是通过架构设计从每个晶体管中榨取更多价值；他没有重点强调 DTCO，因为 N+2 和 N+3 在这一维度上看起来基本没有变化。

4. 一张芯片版图，是一条破坏性证据链的终点

取出硅片要从红外加热、脱焊和机械分离开始，拆开手机的堆叠封装，其中包括 DRAM、中介层、BGA 焊球和 SoC。即便如此，上层布线和电源金属仍然遮挡着埋在晶体管层附近的功能版图。
实验室通过化学和机械方式逐层去除材料，直到抵达仍被称为“poly”的一层；Andrew 指出，如今继续沿用历史上的“多晶硅”名称其实已经不准确。高分辨率光学成像随后可以区分 SRAM、逻辑和功能模块，但一个为了得到清晰芯片版图而暴露处理过的样品，已经无法再提供所有想要的截面。
聚焦离子束使用镓离子，对依据版图选定的精确位置进行铣削；SEM 覆盖从纳米到毫米的成像范围，TEM 则可以解析鳍片、栅极材料、接触孔和互连。TEM 的代价是极端复杂的制样：电子必须穿过只有“数百个原子厚”的样本。

5. 先进封装制造了下一个分析瓶颈

Andrew 认为，相对而言，封装技术的进步速度“远快于晶体管技术”，推动混合键合和互连尺寸进入亚微米范围。光学工具通常在这一尺度附近就失效，X 光在更小尺度上也面临困难，而电子显微镜只有在极小、且需要耗费大量工时制备的区域内才能提供原子级分辨率；由此形成了一个“技术与能力无人区”。
背面供电不仅改变芯片布线，也改变拆解几何。传统逐层去层从正面进入，最终落到锚定在体硅上的晶体管；当电源从背面布线、全环绕栅极的沟道悬置在不同材料中时，除非实验室开发新的制样流程，否则“所有东西就这么散掉”。
Andrew 以 18A 为例：背面供电和全环绕栅极已经让高质量芯片版图和 die map 更难获得，而失效分析、故障隔离和调试也必须随着制造技术同步演进。因此，分析能力的约束既影响独立拆解，也影响失效分析工作。
Afzal 面向客户给出的前瞻性案例是 Huawei 的 logic folding 设计：该方案用约 1.5 微米的混合键合堆叠 2 颗裸片，并将其视为一块电路；他将其与 AMD V-Cache 和 MI300 公布的 6 微米混合键合进行比较。“至少他们是这么宣称的。”如果设备在今年晚些时候上市，拆解就可以检验封装能否帮助其避开进一步的 DUV 缩放；Afzal 认为，继续缩放可能损害良率并推高成本。

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